Hubungan Pengertian Verifikasi dan Validasi Dalam Pemodelan Komputer

Artikel terkait : Hubungan Pengertian Verifikasi dan Validasi Dalam Pemodelan Komputer

Validasi dan verifikasi merupakan dua istilah yang sering digunakan dalam sebuah penelitian. Banyak yang menganggap bahwa pengertian verifikasi dan validasi itu sama padahal keduanya mempunyai pengertian atau makna yang berbeda walaupun saling berhubungan. Verifikasi dan validasi memang mempunyai hubungan yang sangat erat, dimana kedua istilah ini digunakan untuk menggambarkan bahwa sebuah konsep yang digunakan dalam penelitian sudah sesuai dengan keinginan peneliti dan hasilnya sesuai dengan standar yang sudah ditetapkan oleh peneliti atau pembuat rancangan simulasi.

Pengertian Verifikasi dan Validasi

Dalam proses pembuatan simulasi pemodelan, tahapan verifikasi dan validasi adalah dua hal yang wajib dilalui. Pertama yang harus dilalui adalah proses validasi. Proses validasi ini merupakan sebuah proses untuk menentukan apakah model simulasi yang dibuat benar-benar sesuai dengan representasi dalam sistem pemodelan yang nyata atau tidak. Validasi ini bisa dikatakan sebagai langkah awal untuk menguji apakah model yang sudah disusun bisa merepresentasikan sistem nyata yang benar atau tidak. Suatu model dikatakan valid jika tidak mempunyai perbedaan signifikan dengan sistem yang nyata.

Untuk menyatakan suatu model dikatakan valid bisa dilihat atau diamati dari karakteristik sistem nyatanya dan perilaku sistem nyata dengan model yang dibuat. Dalam melakukan validasi bisa dilakukan dengan berbagai alat uji. Alat uji yang bisa digunakan di antaranya alat uji statistik yang terdiri dari uji kesamaan dua rata-rata, uji keseragaman data dari output, uji kecocokan dalam distribusi, dan uji kesamaan untuk dua variansi yang digunakan. Uji validasi ini sesuai yang nyatakan oleh Kelton dan Law dalam bukunya di tahun 1991.

Setelah melakukan validasi pada pemodelan maka langkah selanjutnya adalah melakukan verifikasi. Pengertian verifikasi adalah proses memeriksa kesesuaian logika dalam model operasional dengan logika dalam diagram alur. Verifikasi ini juga bisa diartikan sebagai proses untuk mengecek ulang pada pemodelan program apakah masih ada kesalahan pada program atau tidak. Pendapat yang hampir sama juga disampaikan oleh Kelton dan Law yang mengartikan verifikasi adalah sebuah proses pemeriksaan kesesuaian program simulasi dengan simulasi yang diinginkan. 

Verifikasi bisa dilakukan dengan cara memeriksa program yang dibuat. Secara umum, verifikasi ini merupakan proses cek ulang suatu program apakah masih salah dan apakah sudah sesuai dengan yang diinginkan atau belum.

Hubungan Antara Verifikasi dan Validasi

Hubungan dari verifikasi dan validasi dalam pembuatan simulasi model atau pemodelan ini sangat terlihat jelas dari penjelasan pengertian validasi dan verifikasi. Keduanya merupakan dua tahapan yang saling berurutan dalam pembuatan simulasi model. Ketika akan membangun sebuah model sistem nyata pertama kali yang dilakukan setelah model selesai dibuat adalah melakukan validasi terhadap model simulasi tersebut. Setelah itu, barulah masuk dalam tahap verifikasi yang dilakukan dengan tujuan untuk mematangkan kembali model atau simulasi nyata yang dibuat. Seorang yang akan membuat sebuah simulasi pemodelan harus paham benar mengenai pengertian verifikasi dan validasi ini.

Artikel Cek Pengertian Terbaru Lainnya :

Copyright © 2017 Cek Pengertian Terbaru | Design by Bamz
TOP